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數(shù)字電路課程設(shè)計報告模板
在經(jīng)濟發(fā)展迅速的今天,報告不再是罕見的東西,報告中涉及到專業(yè)性術(shù)語要解釋清楚。寫起報告來就毫無頭緒?下面是小編為大家整理的數(shù)字電路課程設(shè)計報告模板,歡迎大家借鑒與參考,希望對大家有所幫助。
一、設(shè)計目的
溫度是日常生活中無時不在的物理量,溫度的控制在各個領(lǐng)域有著廣泛積極的意義。如溫室的溫度控制等。另外隨著數(shù)字電子技術(shù)的迅速發(fā)展,將模擬電量轉(zhuǎn)換成數(shù)字量輸出的接口電路A/D轉(zhuǎn)換器是現(xiàn)實世界中模擬信號向數(shù)字信號的橋梁。在以往的A/D器件采樣控制設(shè)計中,多數(shù)是以單片機或CPU為控制核心,雖然編程簡單,控制靈活,但缺點是控制周期長,速度慢。單片機的速度極大的限制了A/D高速性能的利用,而FPGA的時鐘頻率可高達(dá)100MHz以上。本設(shè)計進(jìn)行時序控制、碼制變換,具有開發(fā)周期短,靈活性強,通用能力好,易于開發(fā)、擴展等優(yōu)點。
二、設(shè)計的基本內(nèi)容
本次設(shè)計主要是基于FPGA+VHDL的溫度控制系統(tǒng),可編程器件FPGA和硬件描述語言VHDL的使用使得數(shù)字電路的設(shè)計周期縮短、難度減少。設(shè)計采用模塊化思路,包括四個模塊FPGA控制ADC0809模塊、分頻模塊、數(shù)據(jù)傳輸模塊、元件例化模塊,再加以整合實現(xiàn)整個系統(tǒng),達(dá)到溫度控制的目的。
基于FPGA的信號采集系統(tǒng)主要有:A/D轉(zhuǎn)換器,F(xiàn)PGA,RS232通信。A/D 轉(zhuǎn)換器對信號進(jìn)行會采集,A/D 內(nèi)部集成了采樣、保持電路,可有效的降低誤差,減少外圍電路的設(shè)計,降低系統(tǒng)的功耗。A/D在接受到指令后進(jìn)行采集,F(xiàn)PGA采集控制模塊首先將采集到的通過A/D 轉(zhuǎn)換城的數(shù)字信號引入FPGA,而后對數(shù)字信號送往算法實現(xiàn)單元進(jìn)行處理,并存于FPGA內(nèi)部RAM中。
1. 實驗設(shè)計指標(biāo)及要求:
1.1課題說明:
在體育比賽、時間準(zhǔn)確測量等場合通常要求計時精度到1%秒(即10 ms)甚至更高的計時裝置,數(shù)字秒表是一種精確的計時儀表,可以擔(dān)當(dāng)此任。本課題的設(shè)計任務(wù)設(shè)計一個以數(shù)字方式顯示的計時器,即數(shù)字秒表。
1.2設(shè)計內(nèi)容:
a) 數(shù)字秒表需求分析,信號及屬性定義;
b) 電路原理設(shè)計、分析、參數(shù)計算,畫出電路原理;
c) 電路安裝與實驗測試。
1.3設(shè)計要求:
d) 量程99.99 S,計時精度1%秒,計時結(jié)果動態(tài)顯示,十進(jìn)制格式;
e) 設(shè)置啟動、清除信號,清除信號使輸出結(jié)果,使電路復(fù)位到初始狀態(tài);
f) 設(shè)置暫停、停止信號,暫停、停止時均保持當(dāng)前結(jié)果,直到清除信號有效時止;
1.4總體設(shè)計思路:
數(shù)字秒表由4個部分組成:精確的時鐘源、十進(jìn)制計數(shù)器、譯碼器、七段碼或液晶顯示電路。
時鐘源產(chǎn)生符合精度要求的基準(zhǔn)時鐘,本設(shè)計中取10毫秒即可。十進(jìn)制計數(shù)器需要4個,分別對應(yīng)4個十進(jìn)制位,輸出為BCD碼。若采用七段碼顯示器則譯碼器完成BCD到七段碼的譯碼,由4位顯示電路動態(tài)顯示結(jié)果。
2.單元電路設(shè)計:
分頻、進(jìn)位功能的實現(xiàn):
數(shù)字秒表由四部分組成:精確的時鐘源,十進(jìn)制計數(shù)器,譯碼器,七段碼顯示電路。 本實驗設(shè)計時鐘脈沖源采用電路板上的1000HZ脈沖,74ls90芯片具有2-5-10進(jìn)制功能,
由5片74ls90芯片構(gòu)成分頻、計數(shù)電路,第一片74ls90芯片將直接輸入的1000HZ脈沖源分成100HZ,后四片74ls90芯片再逐次進(jìn)行10H、1HZ、0.1HZ的分頻工作,與此同時后4片74ls90芯片組成十進(jìn)制計數(shù)器與四個終端顯示由七段譯碼顯示器連接以顯示電路輸出結(jié)果。
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